TSMC si dirige verso un pacchetto di transistor da trilioni con 3 nm, 2 nm...

Utilizza già tecnologie chiplet e substrato per la GPU MI300 di AMD con un die impilato 3D da 5 nm su un substrato di base da 6 nm con otto chip DRAM. Ma le tecnologie vengono utilizzate per chip da 3 nm più complessi e più grandi su un substrato.

"Siamo vicini a quella fase, abbiamo le capacità e non posso annunciare il prodotto di un cliente", ha affermato oggi Kevin Zhang, vicepresidente senior per lo sviluppo aziendale al Simposio sulla tecnologia TSMC di Amsterdam. "Ma abbiamo l'impilamento di più die di grandi dimensioni e il processo CoWoS." Parte del problema è il tempo di ciclo più lungo della tecnologia di processo a 3 nm e il processo CoWoS aggiunto per mettere insieme tutto lo stampo.

"3nm è già un processo produttivo lungo e poi dobbiamo passare attraverso il processo di impilamento con una maggiore adozione del prodotto, vedremo che il tempo di ciclo si ridurrà. La tecnologia chiplet è ancora in una fase iniziale."

Il passaggio al package da trilioni di transistor è guidato dalla prossima generazione del processo interposer di TSMC, COWoS-L, che sarà disponibile il prossimo anno.

"Stiamo attualmente sviluppando una tecnologia CoWoS-L con dimensioni del reticolo 6x con tecnologia interposer Super Carrier", ha affermato Yujun Li, direttore dello sviluppo aziendale di TSMC per la divisione Business Computing ad alte prestazioni durante il simposio. Con una dimensione del reticolo di 858 mm2 (26 mm x 33 mm), ciò significa che il sistema in confezione avrà una dimensione massima di 5148 mm2. Ciò consente più chiplet e fino a 12 stack di memoria HBM3 a larghezza di banda elevata.

L'azienda sta pianificando un processo a 2 nm nel 2025, il primo con l'architettura dei transistor nanosheet, anche se la produzione principale sarà su N2P nel 2026 con alimentazione backside. "Nanosheet inizia a 2 nm ed è ragionevole prevedere che verrà utilizzato facilmente per almeno un paio di generazioni. Ad esempio, abbiamo utilizzato FinFet per cinque generazioni, ovvero più di dieci anni."

L'azienda prevede inoltre di rendere disponibile l'anno prossimo un processo da 6 nm con memoria RRAM resistiva per i microcontrollori. "N6 RRAM è più lontano del 2026", ha detto. "Gli MCU si stanno appena spostando a 16 nm e di solito ci vogliono parecchi anni per passare a 28 nm, probabilmente 5 anni e poi passeranno a 6 nm." Tuttavia gli MCU con RRAM sono visti come una funzionalità chiave per le architetture zonali nel settore automobilistico.

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